vhdl

Introducción
• La lógica combinacional es probablemente la más fácil
de diseñar, ya que en cada momento las salidas de un
circuito combinacional sólo dependen del estado actual
de sus entradas(el circuito no tiene memoria).

• En esta presentación se modelarán los circuitos
combinacionales más utilizados en el diseño lógico
mediante el lenguaje de descripción de hardware VHDL.

TIPOSDE DATOS PREDEFINIDOS POR
PAQUETE/LIBRERIA
Paquete/ librería

Tipo de datos

standard/std

BIT,BOOLEAN,INTEGER y REAL

std_logic_1164/ieee

STD_LOGIC y STD_ULOGIC

std_logic_arith/ieeeSIGNED y UNSIGNED

std_logic_signed/ieee

Contiene funciones que permiten operaciones con datos
STD_LOGIC_VECTOR como si estos fueran del tipo SIGNED

std_logic_unsigned/iee Contienefunciones que permiten operaciones con datos
STD_LOGIC_VECTOR como si estos fueran del tipo UNSIGNED
e

Tipos de datos
Tipo

Característica

Bit

En este tipo las señales solo toman los valores de‘1’ y ‘0’

Boolean

En este tipo las señales solo toman los valores de True y False

Std_logic

En este tipo las señales toman 8 valores, entre ellos tenemos:
‘X’,’0’, ‘1’, ‘Z’ (para el 3erestado), ‘-’ (para los don’t care).

Std_ulogic

En este tipo las señales toman 9 valores, entre ellos tenemos: ‘U’,
‘X’,’0’, ‘1’, ‘Z’ (para el 3er estado), ‘-’ (para los don’t care).

IntegerEn este tipo las señales toman valores enteros. -2,147483,647 a
+2,147483,647. Los 1 y los 0 se escriben sin “

Natural

Enteros no-negativos de 0 a +2,147483,647

Tipos de datos
TipoCaracterística

Signed,
Unsigned

Tienen la apariencia de Std_logic_vector, pero aceptan operaciones
aritméticas.

Bit_vector

En este tipo los valores de las señales son una cadena de unos yceros. Ejemplo: “1000”

Std_logic_vect
or

En este tipo los valores de las señales son una cadena de los nueve
valores permisibles para el tipo std_logic.

Character

Contiene todos los...