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ARQUITECTURA DE ORDENADORES











DISEÑO DE UNA MICROCOMPUTADORA







Fecha: 28 de junio del 2013.

DISEÑO DE UNA MICRO_COMPUTADORA

ESPECIFICACIONES:

“μP”: 8088
16 líneas de dirección (Ao- A15)
8 líneas de datos (D0-D7)
Líneas de control necesario
MEMORIAS:
ROM (PRINCIPAL “BIOS”):
Tamaño de 4Kbytes
ROM (EXPANSION)
Tamaño de 4Kbytes
RAM(“PRINCIPAL”):
Tamaño de 4Kbytes
RAM (EXPANSION)
Tamaño 2 kbytes

ENTRADA:
Periférico de entradas (8 interruptores lógicos).
Teclado Hexadecimal Matricial.

SALIDAS:
1 Periférico de 8 LED´S
6 displays de 7 segmentos







MARCO TEORICO
MICROPROSESADOR 8088



DESCRIPCION DE LOS PINES


Num.
Nombre
Uso
1
GND
Masa ("Ground")
2/8
A14/A8    
Líneas del bus dedirecciones ("Addresses") no multplexadas.  Junto con la patilla 39 mantienen su valor durante todo el ciclo de funcionamiento del bus.
9/16
AD7/AD0 
Líneas compartidas (multiplexadas).  Son las direcciones A0-A7durante los ciclos T1, y los 8 bits de datos D0-D7, durante los ciclos T2, T3, Tw y T4.
17
NMI         
Petición de Interrupción hardware no enmascarables.  Este tipo de interrupciones nopuede ser enmascarada mediante software.  Siempre que se recibe se genera una interrupción número 2.
18
INTR       
Petición de interrupción enmascarable hardware.  Estas señales pueden ser enmascaradas actuando sobre el bit S5.
19
CLK        
Entrada de señal de reloj.
20
GND
Masa
21
RESET    
Entrada de la señal de inicio del procesador.  Esta señal está normalmente inactiva(baja).  Después de mantenerse activa (alta) durante al menos cuatro ciclos de reloj, al volver a su estado inicial bajo, se detiene la instrucción en ejecución y se reinicia el procesador.
22
READY    
Esta señal ayuda a sincronizar el procesador con sus periféricos.  Cuando un dispositivo necesita más tiempo para estar preparado, pone baja la tensión de esta línea, para avisar al procesador.  Eneste caso, se insertan estados de espera Tw ("Wait states") entre los ciclos T2 y T3.
El esquema de funcionamiento es como sigue: Durante el ciclo T1 el procesador siempre pone una dirección de memoria o puerto en el bus, que en este momento actúa como de direcciones; pero cuando entra en el ciclo T2 no avanza la instrucción directamente, sino que mira el estado de esta patilla.  Si está alta,sigue en los ciclos T3 y T4, pero si está baja, entra en un estado de espera Tw sin hacer nada, salvo esperar que esta patilla vuelva a nivel alto.  El tiempo de espera puede ser indefinido, cualquier número de ciclos CLK de reloj;  durante todo este tiempo muestra al mundo su estado de espera elevando la señal de la patilla 23 a nivel alto.
23
TEST
Esperar para comprobación ("Wait fortest").  Después de cada instrucción el procesador setéa el estado de esta señal.  Si es bajo (0) es que la ejecución continua normalmente; si es alto (1), es que permanece detenido en un estado de espera.
24/25
QS1/QS0 
Estado de la cola ("Queue Status").  Estas señales permiten que un dispositivo externo pueda tener conocimiento del estado de la cola de instrucciones del procesador.  Lainterpretación es la siguiente:

QS1 QS0 Significado
 0        0  Sin operación
 0        1  Primer byte del código de instrucción
 1        0  Cola vacía
 1        1  Siguiente byte del código de instrucción
 
26/28
S2/S0     
Estado ("Status").  El estado 0 (bajo) o 1 (alto) de estas patillas contiene información de lo que está ocurriendo en el procesador.  Hay momentos en que el controlador debus8288 genera alguna de estas señales cuyo significado es el siguiente:
S2 S1 S0 Significado
0  0  0  recnocimiento de interrupción (1)
0  0  1  Lectura en un puerto E/S
0  1  0  Escritura en un puerto E/S
0  1  1  Detención (Halt )
1  0  0  Acceso a código
1  0  1  Lectura de memoria
1  1  0  Escritura de memoria
1  1  1  Pasivo
(1)  Cuando se recibe una petición de interrupción...