Arquitectura entradas y salidas procesador microblaze

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Proyecto: Procesador MicroBlaze
Tercera Parte: I/O, Periféricos, manejo de excepciones.

Entradas y Salidas del Microblaze Como sabemos el Microblaze es un procesador de 32 bits con arquitectura Harvard, esto significa que está organizado con buses e interfaces de acceso diferentes a unidades de datos e instrucciones. El Microblaze no separa los accesos de memoria y de entradas y salidas(mapeo de memoria). El procesador cuenta con tres interfaces para acceder a memoria, el Local Memory Bus (LMB), del cual ya se analizó en el reporte anterior, el IBM’s On-chip Peripheral Bus (OPB), y el Xilinix CacheLink Interface. El OPB permite una conexión ya sea con periféricos o memoria On-chip y Off-chip. La interfase CacheLink es más que todo utilizada para el uso especializado de controladoresde memoria externa. Además el Microblaze también cuenta con 8 puertos Fast Simplex Link (FSL), cada uno con una interface maestro y un esclavo. El FSL es una simple y a la vez poderosa interfase punto a punto que conecta aceleradores de hardware personalizados (co procesadores) al pipeline del procesador Microblaze. Sin embargo más adelante se explicarán en detalle todas estas interfaces de saliday de entrada. En la siguiente tabla se muestran las entradas y salidas del procesador Microblaze basados en la figura 1, la cual representa un diagrama de bloques del núcleo del procesador. Tabla 1. Entradas y Salidas Microblaze. Nombre de Interface DPLB DOPB DLMB IPLB IOPB ILMB MFSL 0-15 DWFSL 0-15 SFSL 0- 15 DRFSL 0-15 IXCL DXCL CLOCK INTERRUPT RESET Mb RESET Ext_BRK Ext_BRK Mb_Halted DEBUGTRACE I/O I/O I/O I/O I I I O O I I I/O I/O I I I I I I O I/O O Función y tipo Interface de datos, Processor Local Bus Interface de datos, On-chip Peripheral Bus Interface de datos, Local Memory Bus Interface de instrucciones. Processor Local Bus Interface de instrucciones, On-chip Peripheral Bus Interface de instrucciones, Local Memory Bus Interfaz maestro FSL Interfaz maestro FSL Interfaz esclavoFSL Interfaz esclavo FSL Interface de instrucción Xilinix CacheLink Interface de dato Xilinix CacheLink Reloj Interrupción Reseteo del núcleo, activa en alto Reseteo del núcleo, activa en alto Señal de break desde MDM Señal de break desde el MDM sin máscara Detener pipeline Señales de debug desde el MDM

Fig. 1. Diagrama de bloques con salidas y entradas del núcleo del Microblaze. A continuaciónse dará una descripción de cada tipo de interfaz de salida y entrada del procesador y su manera particular de manejar los datos. Descripción del On Chip Peripheral Bus (OPB). El OPB está diseñado para una fácil conexión con dispositivos de periféricos internos. El OPB cuenta con las siguientes características: • Un reloj totalmente sincronizado de un solo borde. • Un bus de dirección y uno dedatos de 32 bits cada uno. • Un solo ciclo de transferencia entre OPB maestro y uno esclavo. Entre otras características. En la figura 2 se muestra un diagrama de bloques de un sistema basado en un sistema embebido Microblaze.

Fig. 2. Representación de un sistema Microblaze. La figura 3 muestra de forma simple la implementación física del OPB. Esta arquitectura de bus permite la adición deperiféricos a el sistema sin cambiar las entradas y salidas existentes ya sea en el árbitro del OPB o en los periféricos existentes.

Fig. 3. Implementación física del OPB en un Microblaze. Tenemos un módulo opb_v20 en el cual se implementan compuertas O. todos los buses maestros y esclavos deben llevar datos en cero cuando están inactivos. El OPB puede disponer de múltiples dispositivos maestros, sinembargo un árbitro debe ser requerido para manejar los usuarios de los buses entre los estos. En la figura 4 podemos observar las diferentes señales que se transfieren de un dispositivo esclavo y el OPB, además de las que observamos en la figura 2 en la cual solo se representa la señal de datos.

Fig.4. Interfaz OPB-Esclavo. De estas señales destacamos las siguientes: OPB_ABus: es la...
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