Diseño gerarquico

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Diseño jerárquica utilizando VHDL
2 2
Appendix F is the top-level design unit of the same design from Figure 2, but this time it is using the component with the generic Apéndice F es el nivel superior de diseño de la misma unidad de diseño de la Figura 2, pero esta vez se está utilizando el componente con el genérico
multiple generics (although our example contains only one). múltiplesgenéricos (aunque nuestro ejemplo contiene sólo una). |
rather than two different components. en lugar de dos componentes. When the component is instantiated, it is configured by passing it the specific bit_vector in Cuando el componente está instanciada, se configura por lo que pasa en la bit_vector
the generic map. el mapa genérico.
Warp2 and Warp3 are trademarks of Cypress SemiconductorCorporation. Warp2 y Warp3 son marcas comerciales de Cypress Semiconductor Corporation.
Figure 1. Figura 1. Multiplexed Dual Counter Design Multiplexados doble contra el Diseño
COUNTER A CONTADOR A
RESET RESTABLECER
EN ES
TC TC
ENABLE A Permitir una
SEL SEL
RESET RESTABLECER
ENABLE B PERMITIR B
CLK CLK
4 4
COUNTER B CONTADOR B
RESET RESTABLECER
EN ES
TC TC
4 4
4 4TCA ACT
TCB TCB
CNT[3..0] CNT [3 .. 0]
Q Q
Q Q

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Using Hierarchical VHDL Design Diseño jerárquica utilizando VHDL
3 3
Figure 2. Figura 2. Multiplexed Quad Counter Design Diseño contra el multiplexado Quad
COUNTER A CONTADOR A
RESET RESTABLECER
EN ES
TC TC
ENABLE A Permitir una
ENABLE B PERMITIR B
4 4
COUNTER B CONTADOR B
RESET RESTABLECER
EN ESTC TC
TCA ACT
TCB TCB
RESET RESTABLECER
ENABLE D Permitir D
CLK CLK
COUNTER D CONTADOR D
RESET RESTABLECER
EN ES
TC TC
TCD TCD
SEL SEL
ENABLE C PERMITIR C
COUNTER C LUCHA C
RESET RESTABLECER
EN ES
TC TC
TCC CTP
4 4
CNT[3..0] CNT [3 .. 0]
4 4
4 4
4 4
Q Q
Q Q
Q Q
Q Q
Using Hierarchical VHDL Design Diseño jerárquica utilizando VHDL
4 4Appendix A. Counter with Terminal Count and Rollover Selection Apéndice A. contra el conde y con la terminal de selección Rollover
package cnt_pkg is cnt_pkg paquete es
component count15 port( componente count15 puerto (
clk, enable, reset:in bit; clk, permite, restablecer en poco;
cnt:inout bit_vector (3 downto 0); CNT: InOut bit_vector (3 downto 0);
tc:out bit); tc: a poco);
end component;componente final;
end cnt_pkg; cnt_pkg final;
use work.bit_arith.all; work.bit_arith.all uso;
entity count15 is port( count15 entidad es el puerto (
clk, enable, reset:in bit; clk, permite, restablecer en poco;
cnt:inout bit_vector (3 downto 0); CNT: InOut bit_vector (3 downto 0);
tc:out bit); tc: a poco);
end count15; count15 final;
architecture one of count15 is la arquitecturaes uno de count15
begin empezar
process (cnt) begin proceso (CNT) comenzará
if cnt="1110" then si cnt = "1110" y luego
tc<='1'; tc <='1 ';
else algo más
tc<='0'; tc <='0 ';
end if; END IF;
end process; proceso final;
process(clk,reset) begin proceso (clk, reset) comenzar
if reset='1' then si restablecer ='1 'y luego
cnt<="0000"; cnt <= "0000";
elsif(clk'event and clk='1') then elsif (clk'event y clk ='1 ') then
if cnt="1110" and enable='1' then si cnt = "1110" y permitir ='1 'y luego
cnt<="0000"; cnt <= "0000";
elsif enable='1' then elsif permitir ='1 'y luego
cnt<=cnt+1; cnt <= cnt +1;
else algo más
cnt<=cnt; cnt <= cnt;
end if; END IF;
end if; END IF;
end process; proceso final;
end one; un fin;

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Using Hierarchical VHDL Design Diseño jerárquica utilizando VHDL
5 5
Appendix B. Instantiation of Counter from Appendix A Apéndice B. instanciación de contra del Apéndice A
use work.cnt_pkg.all; work.cnt_pkg.all uso;
entity muxcntr is port( muxcntr entidad es el puerto (
clk, enablea, enableb, reset, sel:in bit; clk, enablea, enableb, restablecimiento, sel: en poco;...
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