Diseño, Implementación, Simulación Y Validación De Un Circuito En Lógica Combinacional

PRIMERA ACTIVIDAD EVALUABLE
1: Asignatura: FUNDAMENTOS de SISTEMAS DIGITALES
2: Título de la Actividad:
Diseño, Implementación, Simulación y Validación de un Circuito en Lógica Combinacional
3: Datos personales:
- Nombre y Apellidos:
- DNI:
- Centro asociado: Las Tablas
4: Código de la actividad que le ha correspondido realizar: A-E-1_015.doc
5: Enunciado.
EnunciadoA-E-1_015.doc

Disponemos de tres señales P2, P1 y P0 con las que queremos controlar el funcionamiento de una Unidad Aritmético Lógica, pero la programación de la ALU no depende directamente de estas señales sino de la prioridad de estas señales. Así, el criterio de prioridad de las señales es P2>P1>P0 y las operaciones de las palabras de 4 bits que debe realizar la ALU son las siguientes:
a) Sila prioridad es de la señal P2, la operación que debe realizar es la operación aritmética sin acarreo A PLUS B.
b) Si la prioridad es de la señal P1 entonces debe realizar la operación lógica A+B.
c) Si la prioridad es de P0 entonces debe hacer la operación aritmética con arrastre .
d) Si las señales son todas cero (ninguna es prioritaria) entonces la ALU debe ponerse a 0.
Diseñe el circuitocodificador con prioridad y úselo para controlar las operaciones de la ALU que se han especificado.








CIRCUITO CODIFICADOR DE PRIORIDAD
Para el diseño de este circuito codificador de prioridad disponemos de tres señales de entrada P2, P1 y P0, cuya prioridad es P2>P1>P0. Para codificar estos niveles de prioridad necesitaremos dos líneas de salida (Y0 e Y1)
Tabla de verdadteórica del circuito:
P2 P1 P0 Y0 Y1 OPERACIÓN EN LA ALU
0 0 0 0 0 Cero
1 x X 1 1 A PLUS B sin acarreo
0 1 X 1 0 A+B
0 0 1 0 1 A PLUS AB' PLUS 1
Donde x puede tomar el valor 1 o 0 indiferentemente, ya que si una señal con mayor prioridad (P2>P1>P0) tiene el valor 1 ya no nos afectaría el valor de las demás.
Para obtener las funciones correspondientes a las líneas de salida utilizaremos diagramasde Karnaugh:
Diagrama de Karnaugh para Y0:
P1P0

P2 00 01 11 10
0 0 0 1 1
1 1 1 1 1
Y0 = P2 + P1
Diagrama de Karnaugh para Y1:
P1P0

P2 00 01 11 10
0 0 1 0 0
1 1 1 1 1
Y1 =P2 + P1'P0

Las funciones correspondientes a Y0 e Y1 son:
Y0 = P2 + P1
Y1 =P2 + P1'P0
Nota: Para complementar se utilizará el apóstrofe a lo largo del documento. Es decir P1'= (P1) ̅.
Circuito decontrol de la ALU:
Para realizar la simulación del circuito usamos tres relojes para tener todos los estados de las tres señales. A P2 le corresponderán los pulsos de reloj de DSTM1, a P1 le corresponderán los de DSTM2 y a P0 los de DSMT3.
Se han especificado los siguientes parámetros para los relojes:
DSTM1: ONTIME = 4ms Y OFFTIME = 4ms
DSTM2: ONTIME = 2ms Y OFFTIME = 2ms
DSTM3: ONTIME=1ms Y OFFTIME = 1ms
En Analysis Setup se ha configurado Transient de la siguiente manera:
Print Setup = 1ms
Final Time = 8ms
De esta manera obtenemos todas las combinaciones posibles entre las tres señales de entrada en el cronograma.

Circuito:
Se adjunta fichero Circuito_codificador_prioridad.sch







El cronograma resultante es:

Tabla de verdad práctica:
Periodo P2 P1P0 Y0 Y1
De 0 a 1 ms 0 0 0 0 0
De 1 a 2 ms 0 0 1 0 1
De 2 a 3 ms 0 1 0 1 0
De 3 a 4 ms 0 1 1 1 0
De 4 a 5 ms 1 0 0 1 1
De 5 a 6 ms 1 0 1 1 1
De 6 a 7 ms 1 1 0 1 1
De 7 a 8 ms 1 1 1 1 1
Verificación:
Si comparamos la tabla de verdad práctica y la teórica podemos apreciar que coinciden las líneas de salida.
Tabla verdad práctica Tabla verdad teórica
Periodo P2 P1 P0 Y0 Y1 P2 P1 P0 Y0 Y1OPERACIÓN EN LA ALU
De 0 a 1 ms 0 0 0 0 0 0 0 0 0 0 Cero
De 1 a 2 ms 0 0 1 0 1 0 0 1 0 1 A PLUS AB' PLUS 1
De 2 a 3 ms 0 1 0 1 0 0 1 x 1 0 A+B
De 3 a 4 ms 0 1 1 1 0 0 1 x 1 0 A+B
De 4 a 5 ms 1 0 0 1 1 1 x x 1 1 A PLUS B sin acarreo
De 5 a 6 ms 1 0 1 1 1 1 x x 1 1 A PLUS B sin acarreo
De 6 a 7 ms 1 1 0 1 1 1 x x 1 1 A PLUS B sin acarreo
De 7 a 8 ms 1 1 1 1 1 1 x x 1 1 A PLUS B sin acarreo...