Ensayo de americalatina

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Universidad Distrital, Facultad Tecnológica
Tecnología en Electricidad
Circuitos Digitales
Laboratorio 6
Divisor de frecuencia

Objetivo
Implementar un contador hexadecimal que cuente cadasegundo, usando el lenguaje de descripción de hardware VHDL y realizar el montaje físico con CPLD.

Descripción
Se debe implementar por medio de VHDL un contador hexadecimal de 4 bits, el cuan seincremente automáticamente cada segundo aproximadamente. El diagrama del diseño se muestra en la siguiente figura.

clk_out

Contador
Divisor de frecuencia
clk

4

Dec_7_segmentos_Hexa
7

4LEDS

El circuito consiste en un contador binario de 4 bits conectado a un decodificador 7 segmentos hexadecimal. La misma salida del contador se conecta a 4 LEDs de salida. Como la frecuenciamínima de la tarjeta de desarrollo CoolRunner II Starter Kit es 10 KHz se tiene que diseñar un dispositivo que tome la frecuencia del reloj y la divida, con el fin de reducirla de tal forma que elcontador se incremente cada segundo aproximadamente.

El CPLD XC2C256 tiene un divisor de frecuencia interno configurable, el cual no utiliza recursos de este al utilizado (no ocupa macroceldas). Estedivisor se puede configurar para dividir la frecuencia de reloj desde 2 veces hasta 16 veces. En la herramienta esquemática del Xilinx ISE existe un bloque equivalente para este conector. Se debe teneren cuenta que solo existe un único divisor. La frecuencia más pequeña es 10khz, utilizando el divisor de frecuencia obtendríamos 10KHz/16 = 625Hz, es decir que es necesario dividir aun más lafrecuencia del reloj para obtener un incremento del contador coda segundo.

La forma más fácil de hacer un divisor de frecuencia es hacer un contador sin habilitador de incremento y tomar como reloj salidaalguno de los bits de conteo. Por ejemplo si se hace un contador de cuatro bits
podemos decir que este es un divisor de frecuencia de 2 hasta 16 veces la frecuencia de entrada. El contador...
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