Introducción al lenguaje VHDL

Introducción al lenguaje VHDL

Nicolás Gil Hidalgo

El LENGUAJE VHDL
Tradicionalmente, los circuitos electrónicos se han descrito mediante esquemas.
Cuando aparecieron las herramientas de diseño por ordenador, surgió la necesidad de
disponer de una forma de describir los circuitos más acorde con estas herramientas.
Primero se utilizaron las netlist, que consisten en una lista deconexiones entre los
componentes de un esquema. Se les da nombre a cada una de las conexiones y a los
terminales de todos los componentes. Luego se relacionan entre sí.
Con la llegada de la lógica programable, fue preciso describir los circuitos con un alto
grado de abstracción, es decir, no mediante una descripción de los componentes y
sus conexiones, sino de su funcionamiento.
En 1982 elDepartamento de Defensa (DoD) de los Estados Unidos de América puso
en marcha el proyecto VHSIC (Very High Speed Integrated Circuit) con el objetivo de
desarrollar el proceso tecnológico utilizado para la creación de circuitos integrados. En
este proyecto se crea el lenguaje VHDL (VHSIC Hardware Description Language), es
decir, lenguaje de descripción de hardware para circuitos integrados de muy altavelocidad.
Los lenguajes de descripción hardware son los pilares sobre los que se asienta la
fuerte evolución en el diseño electrónico de los últimos años. Entre todos estos
lenguajes, el VHDL ha emergido como estándar en la industria, convirtiéndose en el
lenguaje de descripción hardware más utilizado hoy en día.
VHDL fue desarrollado inicialmente para modelar y simular circuitos digitales,no para
su síntesis. Por esto, hay construcciones del lenguaje que pueden ser usadas para la
generación de hardware, pero hay otras que solo tienen validez durante la simulación.
Solo un subconjunto del lenguaje es sintetizable. Para la síntesis se ignoran la
especificaciones temporales del diseño.
El VHDL fue desarrollado a partir del lenguaje ADA. El lenguaje de programación ADA
tenía unaorientación hacia hardware y sistemas en tiempo real. Por ello se escogió
como referencia para el desarrollo del lenguaje VHDL.
Aunque fue diseñado para modelar circuitos, es decir, realizar modelos de circuitos
con vistas a su simulación, a principios de los 90 se comenzó a utilizar para la síntesis
de circuitos digitales. Fueron apareciendo herramientas de síntesis cada vez más
sofisticadas,de forma que hoy en día esta es una de las principales aplicaciones de
este lenguaje de descripción de circuitos.
Con la elevada capacidad de las FPGAs (pasando las 500.000 puertas equivalentes),
los diseñadores utilizan los lenguajes de descripción de hardware, tales como VHDL,
Abel, Verilog, ..., que acompañados con herramientas de simulación y síntesis lógica
ofrecen una forma máscomprensiva y estructurada metodología de diseño llamada
“diseño de alto nivel”.

Introducción al lenguaje VHDL

Nicolás Gil Hidalgo

Ventajas:
El lenguaje VHDL permite diseñar y simular un sistema desde un alto nivel de
abstracción hasta el nivel inferior de puertas lógicas. Permite simular y verificar el
funcionamiento del sistema durante el proceso de diseño, antes de la implementación
anivel de puertas o conexiones entre celdas primitivas.
Es reconocido como un estándar por el Institute of Electrical and Electronics Engineers
(IEEE Std. 1076-1987, IEEE Std. 1076-1993) y por el United States Department of
Defense (MIL-STD-454L), lo que facilita su uso generalizado y evita problemas de
compatibilidad.
Es un lenguaje que permite la modularidad: descomposición del diseño enunidades
más pequeñas.
Los módulos creados en VHDL pueden emplearse en diferentes diseños y para
diferentes tecnologías.
Permite el diseño Top-Down, es decir, la descripción y comportamiento de los bloques
de alto nivel, su análisis y depuración antes de descender a niveles más bajos de
abstracción.
El diseño Top-Down es el proceso de capturar una idea en un alto nivel de
abstracción, e...