Probando

Como podemos observar en la ilustración, el Quartus II ha optado por el dispositivo EP1S10F484C5 para realizar la síntesis de nuestro sumador.
En esta ocasión el dispositivo tiene un total de 10570 elementos lógicos de los cuales nuestro diseño usa 9 y posee 336 pines de los que nuestro diseño usará 25, por lo que estamos desaprovechando en gran medida la capacidad de este dispositivo.
Alrealizar la compilación completa nos salen los siguientes 2 warnings: “Warning: No exact pin location assignment(s) for 25 pins of 25 total pins” y “Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'”. El segundo warning nos dice que todos los pines que están sin ninguna asignación se conectarán a 0
Primero realicé el diseño de laentidad y la arquitectura del sumador con tamaño genérico, y luego diseñé el test sobre esa entidad y arquitectura con tamaño 8 bits, para ver que funcionaba correctamente, antes de iniciar la fase de síntesis. Para la parte de síntesis incluí en un mismo fichero la entidad y la arquitectura indicando que la longitud de los vectores de entrada sería de 8 bits, ya que en los siguientes apartados delguion se pedían de ese tamaño.

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