Tanner

Actividades para la semana 5.
Parte 1.De esta actividad en adelante el alumno trazará planos (layout) de compuertas lógicas únicamente de dimensiones estandarizadas. Cada alumno tendrá dimensiones ligeramente diferentes para sus celdas estándar. Asegúrese de que el profesor le asigne un conjunto de dimensiones de la siguiente lista. Usted sólo podrá trazar celdas que cumplan con esasdimensiones. Estás dimensiones están dadas en la unidad simbólica lambda, donde =0.3m. Manejar las dimensiones en lambdas nos facilitará el trazado del layout de la celda.
Alto Celda (lambdas) Ancho Rieles (lambdas) Altura Pozo (lambdas) Nombre Alumno
100 10 40 100 15 45 110 10 45 110 15 50 120 10 50 120 15 55 130 15 50 130 20 60 140 15 55 140 20 65 150 15 60 YO
150 20 70 160 15 65 160 20 70 170 15 70170 20 75 180 15 70 180 20 80 190 20 75 190 25 85 200 20 80 200 25 90 Parte 2. Podemos trazar un plano layout cuando 1) tengamos el circuito esquemático dibujado sobre papel incluyendo las dimensiones de todos sus componentes, y 2) cuando hayamos capturado el circuito en un listado de SPICE y lo hayamos simulado satisfactoriamente. A continuación presentamos el circuito de la celda del inversorlógico con sus dos transistores debidamente dimensionados. Observe que las dimensiones están dadas en múltiplos de lambda.

Parte 2 (cont.) Después de haber capturado este circuito en un listado de SPICE y de haberlo simulado, usted deberá contar con un archivo de texto como el siguiente de extensión .sp. Observe que en el listado, lambda se representa con la letra ‘z’ (pudo usarse cualquier otraletra o palabra). Para asignarle a ‘z’ el valor de 0.3m se emplea el comando .param.

Parte 3. Ahora trace el layout del inversor de la parte 2 en dimensiones de celda estándar: Supongamos que a usted le asignaron las dimensiones Alto-celda=90, Ancho-rieles=15, y Altura-pozo=40.a) Primero deberá hacer una caja con la capa Cell-Outline-Layer de 90, esta capa sirve sólo como guía parafabricar la celda pero no se fabrica. Se recomienda dejar el ancho de esta caja sobrado de unos 40o 50, aunque su ancho exacto en este momento no es tan importante pues al final se ajusta al ancho de la celda ya terminada. b) Trace dos cajas de Metal-1 de 15 de alto, los cuales corresponderán a los rieles de alimentación GND y VDD. c) trace una caja de N-well (pozo-N) cuya parte inferior esté a 40de altura. Esta caja de N-well deberá rodear completamente la parte superior de la celda.

Parte 3 (cont.) d) continúe trazando el resto del layout del inversor, procurando que quede en la parte interior izquierda de la caja de Cell-Outline-Layer. e) y f) corte el exceso de los rieles, del N-well y del Cell-Outline-Layer.
Nota: las dimensiones de la celda se definen por la caja deCell-Outline-Layer, la cual deberá quedar con un ancho que sea múltiplo de 10(es decir, deberá tener un ancho de 10, o de 20, o de 30, etc.).

Nota: La celda final deberá estar libre de errores de reglas de diseño. Para lograr esto, se recomienda correr, después de cada 10 o 15 minutos de trabajo, un análisis DRC (Design Rule Checking) sobre el layout e ir corrigiendo los errores que se detecten. NUNCASE DEBE MANDAR A FABRICAR UN DISEÑO QUE NO HAYA PASADO EL ANALISIS DRC.
Nota: Las reglas de diseño se pueden ver en: http://www.mosis.com/files/scmos/scmos.pdf, o bien pueden aprenderse por prueba y error con la herramienta DRC que viene con el editor de layouts.
Nota: Las dimensiones del transistor se definen por la intersección del área activa (Active) en verde y el polisilicio (poly) en colorrojo. En la siguiente figura se muestra una amplificación del transistor N-MOS del inversor con dimensiones W=10 y L=2 (para las dimensiones del P-MOS es lo mismo). Deberá cuidarse que las dimensiones de los transistores trazados coincidan con las dimensiones en el diagrama esquemático, pues de esa manera se asegura que una vez fabricado, la respuesta del circuito será como la obtenida con...