7 Segmentos digitales
Páginas: 2 (453 palabras)
Publicado: 31 de enero de 2012
Implantación en lógica reconfigurable
PRÁCTICA 9.1: IMPLANTACIÓN
LÓGICA RECONFIGURABLE DE UN DECODIFICADOR DE 7 SEGMENTOS
EN
9.1.1. OBJETIVOS
Como introducción a la implantación decircuitos en lógica reconfigurable vamos a trabajar con un decodificador de 7 segmentos. Este diseño nos servirá en el futuro para visualizar datos en circuitos más complejos. El decodificador de 7segmentos tiene como entrada un bus de 4 líneas que representa un número hexadecimal (en el rango que va de 0 a F) y como salida 7 líneas que atacan al display de 7 segmentos. Cada línea activa (ilumina) unode los segmentos. La combinación de líneas activadas y desactivadas permite generar caracteres alfanuméricos de una manera sencilla.
a0 a1 a2 a3
DEC
Figura 1.1. Esquema funcional deldecodificador de 7 segmentos.
Es, por tanto, un elemento adecuado para presentar dígitos hexadecimales.
9.1.2. DESARROLLO DE LA PRÁCTICA
El decodificador se va a modelar mediante lenguaje VHDL paraposteriormente implantarlo en lógica reconfigurable. El dispositivo físico de lógica reconfigurable que vamos a utilizar es la CPLD (Complex Programmable Logic Device) xc95108 de Xilinx. El encapsulado esel PC84 de 84 pines y se encuentra dentro de una placa de desarrollo de XESS denominada XC95-108+ que cuenta con memoria SRAM, un microcontrolador 8051 y dispositivos de entrada/salida. La entrada setomará del puerto paralelo y la salida se realizará sobre el display de 7 segmentos que incorpora la propia placa de desarrollo.
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Simulación de Arquitecturas de Computadores
La figurasiguiente muestra la placa de desarrollo XS95 108+.
Figura 1.2. Placa de desarrollo XS95 108+.
El esquema de la placa XESS XS95-108+ se da en la figura siguiente. De él tomaremos la asignación depines que habrá que asociar con el modelo del decodificador para conectar el puerto paralelo y el display.
Figura 1.3. Esquema de la placa de desarrollo XS95 108+.
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Implantación en lógica...
PRÁCTICA 9.1: IMPLANTACIÓN
LÓGICA RECONFIGURABLE DE UN DECODIFICADOR DE 7 SEGMENTOS
EN
9.1.1. OBJETIVOS
Como introducción a la implantación decircuitos en lógica reconfigurable vamos a trabajar con un decodificador de 7 segmentos. Este diseño nos servirá en el futuro para visualizar datos en circuitos más complejos. El decodificador de 7segmentos tiene como entrada un bus de 4 líneas que representa un número hexadecimal (en el rango que va de 0 a F) y como salida 7 líneas que atacan al display de 7 segmentos. Cada línea activa (ilumina) unode los segmentos. La combinación de líneas activadas y desactivadas permite generar caracteres alfanuméricos de una manera sencilla.
a0 a1 a2 a3
DEC
Figura 1.1. Esquema funcional deldecodificador de 7 segmentos.
Es, por tanto, un elemento adecuado para presentar dígitos hexadecimales.
9.1.2. DESARROLLO DE LA PRÁCTICA
El decodificador se va a modelar mediante lenguaje VHDL paraposteriormente implantarlo en lógica reconfigurable. El dispositivo físico de lógica reconfigurable que vamos a utilizar es la CPLD (Complex Programmable Logic Device) xc95108 de Xilinx. El encapsulado esel PC84 de 84 pines y se encuentra dentro de una placa de desarrollo de XESS denominada XC95-108+ que cuenta con memoria SRAM, un microcontrolador 8051 y dispositivos de entrada/salida. La entrada setomará del puerto paralelo y la salida se realizará sobre el display de 7 segmentos que incorpora la propia placa de desarrollo.
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Simulación de Arquitecturas de Computadores
La figurasiguiente muestra la placa de desarrollo XS95 108+.
Figura 1.2. Placa de desarrollo XS95 108+.
El esquema de la placa XESS XS95-108+ se da en la figura siguiente. De él tomaremos la asignación depines que habrá que asociar con el modelo del decodificador para conectar el puerto paralelo y el display.
Figura 1.3. Esquema de la placa de desarrollo XS95 108+.
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