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  • Publicado : 9 de noviembre de 2011
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ACCESO DIRECTO A MEMORIA
♦ Utiliza los ciclos en que la CPU no accede a los buses. ♦ Transferencias entre periféricos y la memoria. ♦ Transferencia de bloques de memoria a memoria.
BPRI HLDA CONTROL

CPU
DMA

DATOS

PERIF. 1 CONTROL DIRECCIONES PERIF. 2 PERIF. 3 PERIF. 4

BPRI HLDA

MEMORIA

ACCESO DIRECTO A MEMORIA El controlador de DMA 8237 A
El bus de direcciones para losaccesos DMA

DRAM EPROM

Subsistema de memoria

Dispositivos E/S

A3 – A36 BE0 – BE7

Lógica digital

CPU
A0-A23 Bus para las transferencias DMA

ACCESO DIRECTO A MEMORIA El controlador de DMA 8237 A
HOLD MEMW# MEMR# IOW# HLDA

EOP RESET CS READY CLOCK AEN

IOR#

4

A0..A3

8237-A

4

A4..A7 ADSTB

8

A8..A15 D0..D7

DREQ0 DREQ1 DREQ2 DREQ3

• Controla hasta 4canales de DMA • Expandible indefinidamente • Permite transferencias E/S-Memoria y Memoria-Memoria • Hasta 1,6 Mbytes/s (Reloj de 5 MHz) • Bloques de hasta 64 Kbytes

DACK0 DACK1 DACK2 DACK3

ACCESO DIRECTO A MEMORIA El controlador de DMA 8237 A

Símbolo Tipo
Vcc Vss CLK CS RESET READY HLDA HOLD DREQ0 DREQ3 DACK0 DACK3 A0-A3 A4-A7

Nombre
POWER GROUND

Función
+5 V Tierra Entrada dereloj (3 a 5 MHz) Habilitación del CI para acceder a sus registros Inicializa el CI Extiende la duración del ciclo de bus Confirma que la CPU ha liberado los buses

E E E E E S E

CLOCK INPUT CHIP SELECT RESET READY HOLD ACKN.

HOLD REQUEST Petición de los buses a la CPU (BPRI) DMA REQUEST Entradas de petición de DMA por parte de los periféricos (4 canales) Notifica concesión de ciclo DMA alos periféricos solicitantes Entradas para direccionar regs. Internos Salida de los 4 bits más bajos de la dir. DMA 4 bits siguientes de la dirección DMA Bus de datos y direcciones multiplexado:

S

DMA ACKN.

E/S S

ADDR. BUS ADDR. BUS.

A8-A15

ADDR. BUS

E/S
(D0-D7) (DATA BUS)

• Permite lectura y escritura en regs. internos • Salida de byte alto de la dirección en DMA •Entrada/salida de datos en memoria en las transferencias entre memoria y memoria Indicación de captura de dirección en LATCH

ADSTB

S

ADDR. STROBE

ACCESO DIRECTO A MEMORIA El controlador de DMA 8237 A
Símbolo Tipo
IOR IOW MEMR MEMW EOP AEN

Nombre
I/O READ I/O WRITE MEMORY READ

Función
Entrada indica lectura en regs. Internos Salida indica ciclo DMA de escritura Entrada indicaescritura en regs. Internos Salida indica ciclo DMA de lectura Indica ciclo de lectura en memoria

E/S E/S S S E/S S

MEMORY WRITE Indica ciclo de escritura en memoria END OF PROCESS ADDR. ENABLE Como entrada, detiene el ciclo DMA Como salida indica final del ciclo DMA Indica que se está produciencdo ciclo DMA

ACCESO DIRECTO A MEMORIA El controlador de DMA 8237 A
Hacia el bus de direccionesEstructura de un canal de DMA 16 bits
SÓLO LECTURA

Contador de palabras transferidas

Contador de direcciones

UP/ DOWN

SÓLO ESCRITURA

Registro base de palabras a transferir

Registro base de direcciones

Bus interno 8 bits

Registros de 16 bits Bus interno de 8 bits Un conjunto de 4 por cada canal

ACCESO DIRECTO A MEMORIA El controlador de DMA 8237 A

Registros comunes a los4 canales
Indica el estado actual de las transferencias DMA que están siendo atendidas Configura el modo de funcionamiento del controlador de DMA Se utiliza para las transferencias entre memoria y memoria Permite enmascarar de forma individual los diferentes canales de petición de DMA Permite realizar peticiones por software, en lugar de activar la línea DREQ.

ESTADO (8 bits)

COMANDOS (8bits)

TEMPORAL (8 bits)

MÁSCARA (4 bits)

PETICIÓN (4 bits)

Registros replicados en cada uno de los 4 canales
DIRECCIÓN BASE (16 bits) PALABRAS TRANSFERIDAS (16 b) CONTADOR DE DIRECCIONES (16 bits) CONTADOR DE PALABRAS (16 bits) MODO (4 bits)

Dirección inicial de la transferencia de datos

Número de palabras que van a transferirse

Dirección actual de la transferencia

Número...
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