Alu-74181

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FUNDAMENTOS de SISTEMAS DIGITALES
Diseño, Implementación, Simulación y Validación de un Circuito en Lógica Combinacional. Nombre y Apellidos: Lorenzo Caballero Bañuls. D.N.I.: 20024590P Nº de matrícula: Centro asociado: ALZIRA-VALENCIA-GANDIA Código de la actividad: A-E-1-090 ENUNCIADO Disponemos de tres señales P2 , P1 y P0 con las que queremos controlar el funcionamiento de una UnidadAritmético Lógica, pero la programación de la ALU no depende directamente de estas señales sino de la prioridad de estas señales. Así, el criterio de prioridad de las señales es P2>P1>P0 y las operaciones de las palabras de 4 bits que debe realizar la ALU son las siguientes: a) Si la prioridad es de la señal P2, la operación que debe realizar es la operación aritmética sin acarreo A PLUS B. b) Si laprioridad es de la señal P1 entonces debe realizar la operación lógica A+B. c) Si la prioridad es de P0 entonces debe hacer la operación aritmética con arrastre A PLUS 1. d) Si las señales son todas cero ( ninguna es prioritaria ) entonces la ALU debe ponerse a 0. Diseñe el circuito codificador con prioridad y úselo para controlar las operaciones de la ALU que se han especificado.

La tabla de verdadpara las diferentes prioridades dadas y las diferentes funciones que debe realizar la A.L.U. con sus respectivas entradas ( M, Cn, S3, S2, S1 y S0 ), son: P2 0 0 1 0 P1 0 1 X 0 P0 1 X X 0 M 0 1 0 1 Cn 0 0 1 0 S3 0 1 1 0 S2 0 1 0 0 S1 0 0 0 1 S0 0 1 1 1

De forma que las funciones lógicas para las diferentes entradas a la ALU quedarían como sigue: M → P2 P1 + P2P1P0 = P2 ( P1 + P1P0 ) = P2 P1 +P2 P0 Cn→ P2 S3→ P2 + P2 P1 = P2 + P1 S2→ P2 P1 S1→ P2P1P0 S0→ Para esta función resulta más sencillo coger su representación por Maxterms en vez de por Minterms, ya que sólo hay una entrada que hace a cero la función: P2 + P 1 + P0 El esquema del codificador de prioridad queda como sigue:

El esquema del circuito completo queda:

Para las señales de control P2, P1 y P0 , se han utilizadotrenes de pulsos Digclock con una variación de 1µs, 2µs y 4µs, respectivamente. Los trenes de pulsos de las palabras de 4 bits A y B, tienen en sus dos respectivos bits menos significativos (A0 , B0 y A1 , B1) una variación de 1µs y 2µs. Para los bits más significativos de las dos palabras (A2, B2 y A3 , B3) se han puesto a “0” por la legibilidad del cronograma, como indica la guía de estudio de laasignatura. Se han utilizado un total de tres puertas lógicas AND (SN7408). Como la interfaz de PSPICE no tiene puertas lógicas OR de tres entradas, se ha tenido que utilizar una más de la cuenta en la función para S0 ; en total cuatro puertas OR (SN7432). También se ha insertado en el esquema una puerta NOR(SN7427 ) de tres entradas y dos inversores (SN7404).

El cronograma del circuito quedacomo sigue:

Según el cronograma la tabla de verdad es: P2 0 0 0 0 0 1 1 1 1 P1 0 0 0 1 1 0 0 1 1 P0 0 0 1 0 1 0 1 0 1 A3 0 0 0 0 0 0 0 0 0 A2 0 0 0 0 0 0 0 0 0 A1 0 0 1 0 1 0 1 0 1 A0 0 0 0 0 0 1 1 1 1 B3 0 0 0 0 0 0 0 0 0 B2 0 0 0 0 0 0 0 0 0 B1 0 0 0 1 1 0 0 1 1 B0 0 1 0 1 0 0 1 0 0 F3 0 0 0 0 0 0 0 0 0 F2 0 0 0 0 0 0 0 0 0 F1 0 0 1 0 1 0 0 1 0 F0 0 0 1 0 1 1 0 1 1

Como podemos observar enlos dos ejemplos, en el que las tres entradas de control están en baja las salida es F = 0. Para el caso en que la prioridad es de P0 (001) la A.L.U. debe realizar la operación aritmética con arrastre: A PLUS 1. Cogiendo el valor de las dos palabras: A = 0010 y B = 0000; tenemos: A PLUS 1 = 0010 + 0001 = 0011; que concuerda con el resultado que nos da la A.L.U. Con prioridad para P1 lo exigido esla operación lógica: A + B (que es la función OR). Tenemos dos combinaciones de las entradas de control para este caso en concreto:

- Para 010, la tabla nos da: A= 0000 y B= 0011; cuyo resultado dado es : A + B = 0000 + 0000 = 0000; que concuerda con lo esperado. - Con 011, el cronograma asigna: A= 0010 y B= 0010; entonces: A+ B= 0010 + 0001 = 0011, que concuerda con la dada F=0011. Con...
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