Calculos en fet

Cálculos y Simulaciones para la polarización por divisor de tensión para el JFET

Figura 1 (Polarización por divisor de tensión para el JFET)

Lo primero que se deberealizar es la medición de IDss (Corriente de saturación entre D y S cuando VGS=0). Para encontrar esta corriente se simulara el circuito de la figura 2.


Figura 2(Circuito para hallar IDss)

Ahora se debe encontrar VGSoff (Voltaje que produce la oclusión o sierre de canal). Para encontrar este voltaje se simulara el circuito dela figura 3.



Figura 3 (Circuito para hallar VGSoff)

Como ya se tiene.
VGSoff=-1 V

IDSS=10 mA
Por diseño y en general, para obtener una amplificaciónlineal, se fija un punto Q que no alcance IDss o VGSoff, por ejemplo:
ID=IDSS2 ó VGS=VGSoff2
Para el diseño se tomara que:VGS=VGSoff2=-0,5 V
Por otra parte se tiene que:
IG=0 A
VGS=VG-VRS ⟶ VGS=VG-IDRS
VG=R2R1+R2VDD
ID=IDSS1-VGSVGSoff2
Av=-4

Veamos el modelo para pequeña señal delcircuito con JFET en la figura 4.

Figura 4 (Modelo de pequeña señal para la configuración de división por tensión en el JFET)

Asumiremos que rd≫ y que por lo tanto Ird≪Av=V0Vi=-4

-V0RD||RL=gmVgs

Vgs=Vi

Av=V0Vi=-gm(RD|RL=-4

gm=2IDSS|VGSoff|1-VGSQVGSoff=0.01 AV

RD=1gm4-110k=416.67 Ω ≅420 Ω

Ahora se puede hallar ID:ID=IDSS1-VGSVGSoff2=2.5 mA
Se asumirá que:
* VG=1.5 V
* R1=2M
Rs=VG-VGSID=800 Ω
R2=VGR1VDD-VG=286 kΩ

En la figura 5 se nuestra el montaje y la simulación paralos cálculos realizados en la configuración de división de tensión para el JFET.

Figura 5 (Simulación para la configuración por divisor de tensión para el JFET)