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Páginas: 3 (609 palabras)
Publicado: 7 de junio de 2010
|INFORME DE LABORATORIO No. 2 |
|FLIP-FLOP JK SINCRONIZADO POR RELOJ|
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|UNIVERSIDAD DE NARIÑO|
|Andrés Felipe Orozco Uzcategui - 27159226 |
|locodeltuste@hotmail.com|
|Carlos David Rodríguez Pabon- 28160206 ||carlosrodriguez298@hotmail.com |
||
|Abstract: This lab consists in to demonstrate and to verify the characteristic and operation of the JK Flip –|
|Flop; all this with the purpose of checking the parameters ashis running. Among others things, compare the |
|theory with the dates obtained in the practices, for this practice we used logical floodgates AND and NAND |
|Flipa flop, sincronización porreloj, secuencial |
1. INTRODUCCIÓN
UN Flip-Flop JK es un refinamiento del Flip-Flop SC, puesto que no presenta estados indeterminados oprohibidos, como lo estudiamos anteriormente. Dicha configuración se presenta la figura anterior. Dicho circuito se presenta basado en la utilización de compuertas NAND, debido a que estas presentanmenor rango de retardos.
El circuito a implementar es básicamente un F/F JK sincronizado por reloj, por tal razón se debe precisar e implementar un cto detector de flanco, que para nuestro caso...
|FLIP-FLOP JK SINCRONIZADO POR RELOJ|
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|UNIVERSIDAD DE NARIÑO|
|Andrés Felipe Orozco Uzcategui - 27159226 |
|locodeltuste@hotmail.com|
|Carlos David Rodríguez Pabon- 28160206 ||carlosrodriguez298@hotmail.com |
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|Abstract: This lab consists in to demonstrate and to verify the characteristic and operation of the JK Flip –|
|Flop; all this with the purpose of checking the parameters ashis running. Among others things, compare the |
|theory with the dates obtained in the practices, for this practice we used logical floodgates AND and NAND |
|Flipa flop, sincronización porreloj, secuencial |
1. INTRODUCCIÓN
UN Flip-Flop JK es un refinamiento del Flip-Flop SC, puesto que no presenta estados indeterminados oprohibidos, como lo estudiamos anteriormente. Dicha configuración se presenta la figura anterior. Dicho circuito se presenta basado en la utilización de compuertas NAND, debido a que estas presentanmenor rango de retardos.
El circuito a implementar es básicamente un F/F JK sincronizado por reloj, por tal razón se debe precisar e implementar un cto detector de flanco, que para nuestro caso...
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