Registro en vhdl
Páginas: 2 (494 palabras)
Publicado: 2 de noviembre de 2011
Diseñar un circuito secuencial síncrono, utilizando la herramienta de diseño digital Quartus II de Altera, que funcione como un registro con capacidad de cuenta up/down, carga paralela síncrona, ydesplazamiento derecha/izquierda. Para el diseño, se definen las siguientes señales:
El nombre del diseño será reg4hdl, el cual deberá implementarse utilizando la siguiente forma de entrada dediseño:
* Lenguaje de descripción de hardware VHDL, en un solo archivo de diseño (reg4hdl).
El registro estará formado por flip-flops del tipo D, cuyas salidas se activarán con el flanco desubida del reloj. Además, tomar en cuenta lo siguiente:
* La señal aclr es un clear asíncrono y tiene la más alta prioridad.
* La señal sclr es un clear síncrono y tiene la siguiente más altaprioridad.
* La señal ld es la señal que permite la carga de los datos din[3..0] y tiene menor prioridad que la señal sclr.
Para efectos de pruebas a través de la simulación de tiempos,considerar que la duración del pulso de reloj es de 50 ns, y el tiempo de simulación es de 5 us.
¿Cuál es la frecuencia máxima de operación del circuito secuencial en ambos casos?
De acuerdo a nuestrasimulación, analizando con la herramienta Timing del simulador, podemos apreciar el retardo que tendrían las señales de salida, es debido a esto que nuestro circuito no puede trabajar a muy altasfrecuencias, viéndose limitado a dicho valor de frecuencia. Por lo tanto, nuestra señal “clock” tendrá un periodo límite, el cual tendría que ser mayor al retardo. Esto se hace para dar tiempo alcircuito a que pueda responder y no haya cruce de señales. Más exactamente la mitad del periodo del “clock” debería exceder a nuestro retardo, pues al haber un flanco de subida o bajada nuestra señal desalida ya se vería afectada.
De la simulación: Tiempo de retardo = 2.8 nanosegundos.
Periodo del “clock” = T
Entonces: T/2 > 2.8 ns
Por lo tanto: T > 5.6 ns
Nuestro circuito no podrá...
El nombre del diseño será reg4hdl, el cual deberá implementarse utilizando la siguiente forma de entrada dediseño:
* Lenguaje de descripción de hardware VHDL, en un solo archivo de diseño (reg4hdl).
El registro estará formado por flip-flops del tipo D, cuyas salidas se activarán con el flanco desubida del reloj. Además, tomar en cuenta lo siguiente:
* La señal aclr es un clear asíncrono y tiene la más alta prioridad.
* La señal sclr es un clear síncrono y tiene la siguiente más altaprioridad.
* La señal ld es la señal que permite la carga de los datos din[3..0] y tiene menor prioridad que la señal sclr.
Para efectos de pruebas a través de la simulación de tiempos,considerar que la duración del pulso de reloj es de 50 ns, y el tiempo de simulación es de 5 us.
¿Cuál es la frecuencia máxima de operación del circuito secuencial en ambos casos?
De acuerdo a nuestrasimulación, analizando con la herramienta Timing del simulador, podemos apreciar el retardo que tendrían las señales de salida, es debido a esto que nuestro circuito no puede trabajar a muy altasfrecuencias, viéndose limitado a dicho valor de frecuencia. Por lo tanto, nuestra señal “clock” tendrá un periodo límite, el cual tendría que ser mayor al retardo. Esto se hace para dar tiempo alcircuito a que pueda responder y no haya cruce de señales. Más exactamente la mitad del periodo del “clock” debería exceder a nuestro retardo, pues al haber un flanco de subida o bajada nuestra señal desalida ya se vería afectada.
De la simulación: Tiempo de retardo = 2.8 nanosegundos.
Periodo del “clock” = T
Entonces: T/2 > 2.8 ns
Por lo tanto: T > 5.6 ns
Nuestro circuito no podrá...
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