VHDL ESPAÑOL

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Síntesis y simulacion para componentes programables

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FORMACION
Síntesis y simulacion
para
componentes programables

VHDL,
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MVD
Centro de diseño FPGA XilinxConsultoría y asistencia técnica a domicilio
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Objetivos de la formación

• Conocer las múltiples posibilidades ofrecidas por el lenguaje

VHDL.

• Conocer lasintaxis y el juego de instrucciones utilizado en

síntesis lógica VHDL.

• Conocer las principales ventajas y limitaciones de los

diferentes estilos de escritura.

• Verificar las informaciones teóricas por la practica
• Aprovechar una base de ejemplos concretos, obtener una

maestría rápida del lenguaje en aplicaciones de síntesis.

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VHDL
Generalidades sobre el lenguaje
y sus aplicaciones

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• VHDL :
Very high speed integrated circuit
Hardware
Description
Language.

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•Lenguaje de alto nivel conocido por permitir :
• El modelado de ensambles electrónicos complejos.

( especificaciones )
• La simulación de los modelos de componentes.
• La síntesis lógica.

• Lenguaje estandarizado ( IEEE Std 1076-1993 )
• La norma no define ninguna metodologia de diseño.
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• Modelado de conjuntos electrónicos complejos.
• Lenguaje de alto nivel facilitando la descripción del

comportamiento de los modelos .

• Fuerte nivel de abstracción. La posibilidad material de

implementar fisicamente el diseño no es necesariamente
tomada en cuenta a este nivel ( behavioral )
• La partición en varios elementospermite dividir un modelo

complejo en un número de elementos mas simples de
desarrollar separadamente .

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• Simulación :
• Juego de instrucciones particularmente potente para:

- Generación de estímulos
- Captura deresultados.

• Los modelos de comportamiento ( especificaciones ) son

simulados con el fin de verificar su coherencia.

• El conjunto de Modelos de comportamiento + ficheros de

simulación constituyen a la vez una especificación y un medio
de verificación.
El comportamiento de un modelo y de su realización física
deberían ser idénticos.

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• Síntesis lógica:

• Permite implementar físicamente un diseño, gracias a la

utilización de herramientas de síntesis.

• Usa solamente una parte reducida del juego de

instrucciones del lenguaje VHDL.
Numerosas construcciones utilizables en modelos o en
simulación no pueden ser...