Arquitectura

FF’S CON PULSOS DE RELOJ Objetivo
Razonar y comprender el funcionamiento de los FF’s con pulsos de reloj.

Material
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Integrado 7400 (compuerta NAND) Integrado 7402 (compuerta NOR) Integrado 7408 (compuerta AND) Generador de pulsos Leds

Introducción
Tipos síncrono y asíncrono.- El flip-flop anterior es un dispositivo asíncrono porque no
tiene una entrada para reloj. Losflip-flops que a continuación se presentan son dispositivos síncronos que tiene una entrada para reloj que permite su funcionamiento en forma sincronizada. Lo anterior significa que la operación del dispositivo está gobernada por el reloj del sistema donde éste se encuentra. El reloj es un generador de pulsos muy preciso. Flip-flop R-S síncrono.- En la figura se muestra el diagrama lógico de unflip-flop R-S síncrono. El dato entra por las terminales R y S y la entrada para el reloj está conectada al reloj del sistema. Las salidas Q y (no Q) se muestran en la parte derecha del símbolo lógico correspondiente a este tipo de flip-flop.

FF con compuertas NAND

FF con compuertas NOR
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Modo reinicializa (reset). El estado de la salida Q es llevado a 0 cuando: el dato de entrada es R =1, S = 0 y aparece un pulso de reloj en la entrada correspondiente. Nótese que la acción no ocurre en tanto no haya un pulso de reloj en la entrad CK. El flip-flop opera de acuerdo con el reloj, es decir, en sincronía con él. Modo inicializa (set). La salida Q del FF es llevada a 1 cuando: el dato de entrada es S = 1, R = 0 y aparece un pulso de reloj en la entrada CK. Modo de retención (hold).En este modo, las salidas no cambian; mantienen su estado cuando las dos entradas S y R son iguales a 0. En el modo de retención, la aplicación de varios pulsos de reloj en la entrada CK no tiene ningún efecto sobre el estado de las salidas. Así, el FF sirve como una celda de memoria mientras se encuentre en el modo retención.
TABLA DE VERDAD
ENTRADA DE ACTIVACION C 0 0 1 1 1 1 1 1 1 1 ENTRADASDE EXITACIÓN S X X 0 0 0 0 1 1 1 1 ENTRADAS DE EXITACIÓN R X X 0 0 1 1 0 0 1 1 ESTADO ACTIAL Q 0 1 0 1 0 1 0 1 0 1 ESTADO SIGUIENTE Q* 0 1 0 1 0 0 1 1 X X Retención Retención Sin cambio Sin cambio Reset Reset Set Set No permitido No permitido

Flip-flops JK maestro-esclavo Objetivo:
Conoser el funcionamiento de un FF maestro-esclavo, realizado con compuertas nand.

Material:
      Tres integrados 7400 (compuerta NAND) Leds Alambre Proto Fuente Dos switch Generador de pulsos

Introducción:
Podemos considerar el flip-flop JK como una extensión del diseño SR ya analizado. El JK opera como un flip-flop SR a cuyas entradas se asigna J=S y K=R. Sin embargo, en tanto que la combinación S=R=1 no está permitida, el JK utiliza este caso particular para agregar un modo deoperación muy útil. La característica adicional del dispositivo JK es que su estado se alterna; es decir, cambia del 0 1 o 1 0 cuando J=K=1. Resumimos los cuatro modos de operación (retención, set, reset y alternancia) en la tabla de excitación y en el diagrama de estados correspondiente. Al graficar el siguiente estado Q* en un mapa K, podemos obtener la ecuación característica del flip-flop JK: Q* = Q+ J Podemos deducir el diagrama lógico para el flip-flop a partir de esta ecuación. Observe que la señal de entrada del reloj se invierte dentro del propio dispositivo de modo que el esclavo cambie en la transición descendente del reloj. El flip-flop JK pasará del estado 0 al estado 1 con una entrada J=1 y K=0 (set) o J=1 y K=1 (alternancia). Es decir, un 1 lógico en J lleva el dispositivo alestado 1, sin importar el valor de la entrada K. Por tanto, K es una condición prescindible, lo que denotamos en el diagrama de estados con el valor d. El resto del diagrama se puede deducir de la tabla de excitación.

TABLA DE ESTADOS
J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 Q* 0 1 0 0 1 1 1 0 Retención Retención Reset Reset Set Set Alternancia Alternancia

DIAGRAMA LOGICO...