Computadores

Tema 5
Circuitos lógicos secuenciales

1

5. Circuitos Lógicos Secuenciales
 5.1. Introducción  5.2. Síntesis de circuitos secuenciales

 5.3. Análisis de circuitos secuenciales

2

1

5.1. Introducción
 5.1.1. Necesidad de memoria. Biestable D  5.1.2. Necesidad de sincronización. Reloj  5.1.3. Modelo de Mealy. Especificación.  5.1.4. Modelo de Moore. Especificación.

35.1.1. Necesidad de memoria. Biestable D
Ejemplo de necesidad de memoria

Si Sd 0 0 1 1 0 1 0 1

A W1 W0 1 0 0 0 0 1 0 0 0 0 1 0

Alarma Izquierda Derecha Recto

4

2

5.1.2. Necesidad de sincronización. Reloj

Ejemplo de necesidad de sincronización: Cuenta el número de veces que llegó un 1 por la entrada (mod 2 )
x(t)
n

CLS

n

W(t)

¿Cuántos unos han llegado hastaeste momento? x(t) t 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 0 0 0 0 1 1 1 0 0
5

Reloj. Señales síncronas

Ejemplo de necesidad de sincronización: Cuenta el número de veces que llego un 1 por la entrada (mod 2 )
x(c)
n

CLS

n W(c)

Clk t x(t) t 0 1 0 1 0 0 1

Señal síncrona (dato+Clk) = secuencia de bits

6

3

Biestable D activado por flanco (Flip-Flop)
Elemento básico dememorización:
Flip-Flop (FF): d Clk DQ q Tabla del estado siguiente: q 0 0 1 1 t d t q t Tp Tiempo de propagación q+ = d Ecuación característica
7

Cronograma:
Clk

Flanco ascendente

d 0 1 0 1

q+ 0 1 0 1

d 0 1

q+ 0 1

Biestable D activado por flanco (Obj. 4.4)
Elemento de memorización de 1 bit:

d Clk

DQ

q

Clk t d t q t

8

4

Registro
Elemento de memorización de nbits
d0 d1
n REG n DQ

q0 q1

DQ

D

Q dn-2 dn-1 qn-2 qn-1

Clk D = dn-1, dn-2, … d1, d0 Q = qn-1, qn-2, … q1, q0 Q =D
+

DQ

DQ

Clk
9

CLS: circuito síncrono

DQ

x
CLC1

CLC2

DQ

CLC3

w0 w1

DQ

Clk

Red de circuitos combinacionales y biestables conectados entre sí. Puede haber ciclos, que atraviesen al menos un biestable. Todos los biestables con lamisma señal de reloj (Clk). Señales de entrada sincronizadas con el mismo reloj.
10

5

CLS: circuito síncrono. Tiempo de ciclo
Ciclo k-1 Ciclo k Tc = 170 t X 367 REG 40 24 t Ciclo k+1

Clk X

Clk

Y
+1

Y 57 Z 58 W 58 368 t 368 367 100 40 t 24 t

Z
REG

W

Tp(FF) = 40 u.t. Tp(CLC) = 100 u.t.

Tc ≥ Tp(FF) + Tp(CLC) u.t.

11

5.1.4. Modelo de Mealy. Especificación.
Esquemageneral de un CLS (Caso general: Modelo de Mealy) Agrupando todos los circuitos combinacionales en un único CLC y todos los biestables en un único REG. Entrada X Salida W

n REG k k

H

m

CLC
G

Q

+

Q

Clk

W = H (X, Q) Modelo de Mealy Q = G (X, Q)
+

Ec. salida Ec. estado siguiente
12

6

Esquema de Mealy con 2 CLCs
Otra forma de dibujar el CLS de Mealy: separandolas funciones H y G

Entrada n X
k

n

CLC G

REG

n

k

k

CLC H

m

Salida W G

Q

+

Q

Clk

W = H (X, Q) Modelo de Mealy Q = G (X, Q)
+

Ec. salida Ec. estado siguiente
13

Estado inicial. Entradas asíncronas en el FF
Entradas asíncronas en el biestable D activado por flanco. S
DQ

Set: puesta a 1 asíncrona No dibujaremos el circuito de inicializaciónde los biestables (señales asíncronas) Reset: puesta a 0 asíncrona

R

En LogicWorks: Attributes / InitialPin

Q

Q

D

D

0

1

14

7

Especificación de un CLS
Especificación: X, n, Q, k, W, m, Tablas de Verdad de Q y de W. Estado inicial Entrada n X
k n
+

CLC G

REG

n

k

k

CLC H

m

Salida W G

Q

+

Q

Clk Ejemplo: X=(x1,x0), Q=(q1, q0) ,W=(w1,w0), Estado inicial Q= (q1, q0) = (0, 0)

15

Ejemplo especificación de un CLS
Ejemplo: X = (x1, x0), Q = (q1, q0), W = (w1, w0), Estado inicial (0,0) T.V. de Q = G (Q, X) :
q1 q0 x1 x0 q1+ q0+ 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 0 0 0 1 0 0 0 1 1 x x x x 0 1 0 1 0 1 0 1 0 1 0 0 x x x x...