Diagrama de estados Vhdl
Páginas: 2 (351 palabras)
Publicado: 6 de junio de 2014
INSTITUTO TECNOLÓGICO DE CIUDAD. GUZMÁN
Departamento de electrónica
Laboratorio de Computo Edificio S
Diseño Digital Con VHDL
Diagrama de estados 2.4
Integrantes del Equipo:Profesor: MC. Javier Gutiérrez Torres
Cuidad Guzmán Jal, 03/Junio/2014
INTRODUCCION:
El uso de diagrama de estados en la lógica programable facilita de manera significativa la descripciónde un diseño secuencial, ya que no es necesario seguir la metodóloga tradicional de diseño.
En VHDL se puede utilizar un modelo funcional en que solo se indica la transición que siguen los estados ylas condiciones que controlaran el proceso.
MARCO TEORICO:
Diagrama de estados
Descripción de un diseño secuencial.
ACTIVE HDL STUDENT 9.3
Active-HDL StudentEdition es una herramienta de entrada de diseño del lenguaje y la simulación mixta ofrecido sin costo por Aldec para que los alumnos utilicen durante su trabajo de curso.DESARROLLO:
Comenzamos por abrir un nuevo proyecto.
Seguido de colocar el nombre con el que se llamara, una vez creado el espacio de trabajo das click derecho donde dice Add New File/ New Source FileColocas las estradas y salidas según sea el diagrama y su comportamiento/ Finalizar.
Una vez teniendo las entradas y salidas te llevar a una pantalla donde se tiene que teclear el cogido del programa.En estas capturas de pantalla se muestra el codigo tecleado
Una vez compilado y sin errores comienzas la simulación para arrastrar tuscomponentes al espacio de trabajo.
Das click derecho en cada una de las entradas y salidas/seleccionas simulation
Seleccionas clock / y la frecuencia que se te indica enesta caso nosotros pusimos valores aleatorios.
RESULTADOS:
Aquí es donde finalmente obtienes las frecuencias de forma de grafica del diagrama de estados, quien...
INSTITUTO TECNOLÓGICO DE CIUDAD. GUZMÁN
Departamento de electrónica
Laboratorio de Computo Edificio S
Diseño Digital Con VHDL
Diagrama de estados 2.4
Integrantes del Equipo:Profesor: MC. Javier Gutiérrez Torres
Cuidad Guzmán Jal, 03/Junio/2014
INTRODUCCION:
El uso de diagrama de estados en la lógica programable facilita de manera significativa la descripciónde un diseño secuencial, ya que no es necesario seguir la metodóloga tradicional de diseño.
En VHDL se puede utilizar un modelo funcional en que solo se indica la transición que siguen los estados ylas condiciones que controlaran el proceso.
MARCO TEORICO:
Diagrama de estados
Descripción de un diseño secuencial.
ACTIVE HDL STUDENT 9.3
Active-HDL StudentEdition es una herramienta de entrada de diseño del lenguaje y la simulación mixta ofrecido sin costo por Aldec para que los alumnos utilicen durante su trabajo de curso.DESARROLLO:
Comenzamos por abrir un nuevo proyecto.
Seguido de colocar el nombre con el que se llamara, una vez creado el espacio de trabajo das click derecho donde dice Add New File/ New Source FileColocas las estradas y salidas según sea el diagrama y su comportamiento/ Finalizar.
Una vez teniendo las entradas y salidas te llevar a una pantalla donde se tiene que teclear el cogido del programa.En estas capturas de pantalla se muestra el codigo tecleado
Una vez compilado y sin errores comienzas la simulación para arrastrar tuscomponentes al espacio de trabajo.
Das click derecho en cada una de las entradas y salidas/seleccionas simulation
Seleccionas clock / y la frecuencia que se te indica enesta caso nosotros pusimos valores aleatorios.
RESULTADOS:
Aquí es donde finalmente obtienes las frecuencias de forma de grafica del diagrama de estados, quien...
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