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Convertidores Analógico - Digital y su Interfaz con Dispositivos de Lógica Programable
Juan Carlos Herrera Lozada Centro de Innovación y Desarrollo Tecnológico en Cómputo (CIDETEC – IPN) e-mail: jlozada@ipn.mx

Resumen. Una de las principales aplicaciones de los procesadores embebidos es el control de sistemas. En la enseñanza a nivel superior de la lógica programable y tecnologías derivadas,la adquisición es fundamental para introducir datos hacia un dispositivo configurado como procesador. Suponiendo un diseño que lo requiera; después de la adecuación de una señal es necesario en la mayoría de los casos conectar uno o varios convertidores analógico – digital (ADCs) para proveer al PLD de los datos analógicos convertidos a bits. Este documento muestra de manera simple, cómo esposible generar una interfaz para conectar un ADC paralelo a un FPGA, planteando una metodología que se adapta sin cambios drásticos a cualquier problemática similar de diseño.

Palabras Clave: ADC, PLD, FPGA, HDL.

1. Antecedentes.
Para unificar criterios, se decidió enfocar los esfuerzos de este trabajo hacia un ADC con salida paralela, en particular el ADC0804 de uso común entre los estudiantesy diseñadores. La ventaja inmediata de la conversión paralela es la velocidad con la que se obtiene un dato completo binario; la desventaja sería el número de líneas comprometidas, cuestión que no es preponderante considerando un PLD de arquitectura avanzada (CPLD, FPGA o aproximados). La descripción de la lógica de interfaz con el ADC se propuso utilizando HDLs, que conllevan a una mejorrealización hardware del algoritmo de control básico. Para el caso de algún ADC serial, como por ejemplo el ADC0831 o afines, se puede aplicar el mismo criterio de solución con las restricciones lógicas que presenta la conversión serie.

1. 1. Funcionamiento del ADC0804. El ADC0804 entrega una salida digital de 8 bits [3]. Requiere un voltaje de alimentación y de referencia de 5V, por lo que puedeconvertir señales analógicas entre un rango de 0 a 5V equivalentes a una salida digital entre 0 y 255. A través de una referencia externa o aumentando el valor de la señal Vin- con respecto a GND es posible obtener rangos más amplios de conversión (se recomienda consultar la hoja de especificaciones del fabricante). Su frecuencia de trabajo característica es de 8KHz, aunque si se deseara utilizar unADC de alta velocidad, las soluciones aportadas también serían sostenibles dadas las características de funcionales de las arquitecturas de PLDs actuales. Al igual que la mayoría de los ADCs paralelos, el 0804 mantiene un esquema de control respaldado por 4 líneas primitivas: Write (WR), Read (RD), Chip Select (CS) e Interruption (INTR). Las tres primeras son entradas en el ADC, la última es salidadel mismo. En el caso del ADC0804 las cuatro señales se activan con lógica negativa. El proceso de conversión comienza con la petición de escritura de dato, que infiere habilitar CS con un nivel lógico de 0, y así enviar un pulso negativo hacia el pin WR, esto es, mantener la parte baja del pulso al menos 100ns y posteriormente deshabilitarlo regresando a un estado alto, tal y como se aprecia enel diagrama de tiempos de la Fig.1.

Fig. 1. Petición de escritura y conversión.

INTR debe pasar automáticamente a un estado alto y no volverá a bajo sino hasta que haya terminado la conversión, momento en el cual es posible leer el dato convertido seleccionando nuevamente CS con un estado bajo y enviando un pulso negativo a RD. Después de esperar al menos 200ns (tACC, Tiempo de Acceso segúnhoja de especificaciones del convertidor) en el mismo estado bajo, las ocho salidas de datos del ADC muestran el dato binario convertido. Posteriormente es necesario deshabilitar RD y CS para volver a comenzar el proceso. Obsérvese el diagrama de tiempos de la Fig. 2.

Fig. 2. Lectura de datos.

2. Interfaz de conexión.
A continuación se analizan las tres soluciones más comunes para...